分析设计计算：
1.CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1
解：
（1） a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，
d为程序计数器PC。
（2） 主存 M →缓冲寄存器DR →指令寄存器IR →操作控制器。 （3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC
存贮器写 ：AC →缓冲寄存器DR →M
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2. 某机器中，配有一个ROM芯片，地址空间0000H—3FFFH。现在再用几个16K×8的芯片构成一个32K×8的RAM区域，使其地址空间为8000H—FFFFH。假设此RAM芯片有/CS和/WE信号控制端。CPU地址总线为A15—A15—A0,数据总线为D7—MREQ(存储器请求)，当且仅当MREQD7—D0,控制信号为R//W，和R//W同时有效时，CPU才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU与上述ROM芯片和RAM芯片的连接图。 解：存储器地址空间分布如图1所示，分三组，每组16K×16K×8位。
由此可得存储器方案要点如下：
（1） 用两片16K*8 RAM芯片位进行串联连接，构成32K*8的RAM区
域。片内地址 ：A0 ——A，片选地址为：A14——A——A13 ——A15；
（2） 译码使用2 ：4 译码器；
（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）
时，译码器工作。
（4） CPU的R / /W信 号与RAM的/WE端连接，当R // W = 1时存储
器执行读操作， 当R // W = 0时，存储器执行写操作。如图1
ROM
0000 3FFF
16K*8
空 RAM 16K*8 RAM 16K*8
8000
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FFFF
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图1
CPU与芯片连接如图2：
图2
3. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用
一个SRAM芯片（8K×8K×8位）形成一个16K×16K×16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有/CS和/WE控制端，CPU地址总线 A15——A，数据总线为D15——D，控制信号为R / /W（读 / 写），/MREQ——A0 ——D0
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. （当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求： （1） 满足已知条件的存储器，画出地址码方案。 （2） 画出ROM与RAM同CPU连接图。 解 ：存储器地址空间分布如图1所示，分三组，每组8K×8K×16位。 由此可得存储器方案要点如下： （5） 组内地址 ：A12 ——A（A0为低位）； ——A0 （6） 组号译码使用2 ：4 译码器； （7） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一 片组成高8位，另一片组成低8位。 （8） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。 （9） CPU的R / /W信 号与SRAM的/WE端连接，当R // W = 1时存储器执行读操作， 当R // W = 0时，存储器执行写操作。如图2 图1 . .
图2
4. 参见下图数据通路，画出数据指令“STA R1,(R2)”的指令周期流程图，其的指令周期流程图，其
含义是将寄存器R1的内容传送至（R2）为地址的存贮单元中。标出各微操作信号序列。
解：
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PC→AR PCO ，G ，ARi R / /W = 1 (读)
M→DR DR
DR→IR IR DRO ，G ，IRi
AR R2→AR R2O ，G ，ARi
DR R1→DR R1O , G , DRi
DR→M R / /W = 0 (写)
5. 用16K×16K×1位的动态RAM芯片构成64K×64K×8位的存储器，要求： (1)画出该存储器组成的逻辑框图
(2)设存储器的读写周期均为0.5μs，CPU在1μs 内至少要访问内存一次。 试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：（1）根据题意，存储器总容量为64KB，故地址线总需16位。现使用16K×1位的DRAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片2：4译码器
(2) 根据已知条件，CPU在1μs内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较合理。
DRAM存储器来讲，两次刷新的最大时间间隔是2ms.
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DRAM芯片读/写周期为0.5μs。假定16K×16K×1位的RAM芯片由128× 128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6μs，可取刷新信号周期为15μs .
6.某16位机运算器框图如图所示，其中ALU为加法器，SA,SB为锁存器，4个通用寄存器的读/写控制符号如下表所示：
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(1) 请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图） (2) “ADD R0,R1”指令完成（R0） + (R1) à R1的操作，画出微程序流程图. 解：(1)微指令格式如下：
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1 2位 1 2位 1 1 1 1 1 1
R RA0R
A1
W WA0W
A1
LDSA
LDSB
LSB
LSB
reset
I P字段 下址字段
其中LDSA,LDSB为锁存器打入信号， CLR为SB清零信号；
LSB为SB送原码控制信号， /LSB为SB送反码控制信号； I为公共微
程序信号
(2)流程图如图:
7. 某计算机的数据通路如图所示，其中M—主存， MBR—主存数据寄存器， MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程 序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加 法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向
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传送。
请按数据通路图画出“ADD，（R2）+”指令的指令周期流程图。该指令的含“ADD（R1）义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。
解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。指令周期流程图如图
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8. 下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。
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设处理机指令格式为：
17 10 9 0
OP X
加法指令可写为“ADD X(R1)。”其功能是（AC0） + （（Ri）+ X）→AC1，其中“ADD （（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri为R1。
（1） 请写出下列各寄存器的位数：程序计数器PC； 指令寄存器IR；累加寄存器 AC0和AC1；通用寄存器R0—R0—R3；指令存储器的地址寄存器IAR；指令存储器的数据缓冲寄存器IDR；数据存储器的地址寄存器DAR；数据存储器的数据缓冲寄存器DDR。
（2） 试画出ADD指令从取指令开始到执行结束的指令周期流程图。 解：
（1） PC=14位 IR=18位 AC0=AC1=16位 R0—R3=16位 IAR=14 位 IDR=18位 DAR=16位 DDR=16位
（2） 加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自AC0，“ADD
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另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。指令周期流程图如图3。
图3
9.某计算机有8条微指令I1—I1—I8，每条微指令所包含的微命令控制信号见下表，a—j 分别
对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。
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解：（答案不唯一）为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得
六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：
01 e 01 b 直接控制 10 f 10 i a c d g 11 h 11 j
× × × × × × × ×
4位 2位 2位
10.设有一运算器数据通路如图2所示。假设操作数a和b（补码）已分别放在通用寄存器R1和R2中，ALU有＋，－，M（传送）三种操作功能。要求：
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指出相容性微操作和相斥性微操作。 （1）
用字段直接译码法设计适用此运算器的微指令格式。 （2）
图2
解：
（1） 相斥性微操作有如下五组：
移位器（R，L，V）
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ALU（+，-，M） A选通门的4个控制信号 B选通门的7个控制信号 寄存器的4个输入和输出控制信号 相容性微操作：
A选通门的任一信号与B选通门控制信号 B选通门的任一信号与A选通门控制信号 ALU的任一信号与加1控制信号
五组控制信号中组与组之间是相容性的
（2）每一小组的控制信号由于是相斥性的，故可以采用字段直接译码法，微指令格式如下：
a X X X 3
b X X X 3
c X X 2
d X X 2
e X 1
f X X X X
4
001 MDR→A 001 PC→B 01 + 01 R 1+1 0001 Pcout 010 R1→A 010 R1→B 10 - 10 L 0010 Pcin 011 R2→A 011 R1→B 11 M 11 V 0011 R1out 100 R3 →A 100 R2→B 0100 R1in
101 R2→B 0101 R2out
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110 R3→B 0110 R2in 111 R3→B 0111 R3out 1000 R3in
【例】CPU的地址总线16根(A15—(A15—A0，A0为低位)，双向数据总线8根(D7—(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K×8K×8位(控制端仅有CS);SRAM：16K×16K×1位，2K×2K×8位，4K×4K×8位，8K×8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。 【解】 主存地址空间分布如图所示。
根据给定条件，选用EPROM：8K×8K×8位芯片1片。SRAM：8K×8K×8位芯片3片，2K×8位芯片1片。3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×2K×
8位芯片还需加门电路译码。主存储器的组成与CPU连接逻辑图如图所示：
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